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portada Implementazione Di Un'architettura Core RISC a 32 Bit Ad Alte Prestazioni (in Italian)
Type
Physical Book
Author
Publisher
Language
Italiano
Pages
80
Format
Paperback
Dimensions
22.9 x 15.2 x 0.5 cm
Weight
0.13 kg.
ISBN13
9786206245759
Categories

Implementazione Di Un'architettura Core RISC a 32 Bit Ad Alte Prestazioni (in Italian)

Chandra Shaker Arrabotu (Author) · M. Rajani (Author) · D. Ravi Chandan (Author) · Edizioni Sapienza · Paperback

Implementazione Di Un'architettura Core RISC a 32 Bit Ad Alte Prestazioni (in Italian) - Arrabotu, Chandra Shaker ; Rajani, M. ; Ravi Chandan, D.

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Synopsis "Implementazione Di Un'architettura Core RISC a 32 Bit Ad Alte Prestazioni (in Italian)"

Questo libro tratta della progettazione di un processore RISC utilizzando l'architettura pipelined. Il pipelining a 5 stadi viene utilizzato per migliorare la velocità delle operazioni. Le 5 fasi sono Fetch, Decode, Execute, Memory e Write Back. Il processo di progettazione comprende varie tecniche a basso consumo a livello architettonico, che dimostrano come questi metodi siano più efficienti delle tecniche di riduzione del consumo di back-end. I processori embedded a basso consumo sono utilizzati in un'ampia gamma di applicazioni, tra cui automobili, telefoni, fotocamere digitali, stampanti e altri dispositivi simili. Il motivo del loro ampio utilizzo è che sono di dimensioni ridotte, quindi non occupano molta area dello stampo e sono economici da fabbricare. Il basso consumo energetico aiuta a ridurre la dissipazione di calore, ad allungare la durata della batteria e ad aumentare l'affidabilità del dispositivo.

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The binding of this edition is Paperback.

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